Warum Chips künftig eher stapeln als schrumpfen

Eine am 29. Mai 2026 veröffentlichte Primärmeldung zur Nature-Studie vom 27. Mai 2026 zeigt, wie monolithisch gestapelte Siliziumtransistoren Moore's Law eher nach oben als nach innen verlängern sollen.

Die Chipkrise ist längst keine reine Miniaturisierungsfrage mehr

Wenn über die Zukunft der Mikroelektronik gesprochen wird, dominiert meist eine einfache Erzählung: Transistoren werden immer kleiner, irgendwann geht das nicht mehr, und dann braucht es den radikalen Materialwechsel. Genau deshalb ist eine am 29. Mai 2026 veröffentlichte Primärmeldung der University of Illinois zur am 27. Mai 2026 in Nature erschienenen Studie interessant. Die Arbeit verschiebt die Frage nämlich. Sie fragt nicht zuerst, wie man Silizium noch härter schrumpft, sondern wie man leistungsfähige Siliziumtransistoren sauber in mehreren Ebenen direkt übereinander bauen kann.

Das klingt zunächst nach einem Ingenieurstrick für noch etwas mehr Packungsdichte. Der Punkt ist aber größer. Moderne Chips verlieren viel Fläche und Energie nicht nur an die eigentlichen Transistoren, sondern auch an die Wege dazwischen. Wenn man Bauteile nur auf einer Ebene verteilt, werden Leitungen lang, Kommunikation kostet Zeit, und Rechenblöcke sitzen unnötig weit auseinander. Wer also wirklich mehr Leistung pro Fläche und pro Watt will, muss nicht zwingend immer tiefer in die Nanometerskalierung. Man kann auch anfangen, die Architektur dreidimensional zu denken.

Was an monolithischen 3D-Chips so schwierig ist

Dreidimensional klingt in der Halbleiterwelt nicht neu. Bereits heute gibt es kommerzielle 3D-Ansätze, etwa gestapelte Speicher oder Cache-Bausteine. Nur sind das meist keine monolithisch aufgebauten Chips im strengen Sinn. Dort werden fertige Wafer oder Dies nachträglich verbunden. Das funktioniert, bleibt aber grob: Die vertikalen Verbindungen sind vergleichsweise groß, die Ausrichtung zwischen den Ebenen ist weniger präzise, und der Abstand zwischen den Schichten ist deutlich größer, als man es für wirklich dichte Logik gern hätte.

Monolithische 3D-Integration versucht etwas Anspruchsvolleres. Jede neue Ebene wird direkt auf der vorherigen gefertigt. Dadurch könnten die vertikalen Verbindungen viel dichter werden und die Ebenen präziser übereinanderliegen. Genau hier beginnt jedoch das thermische Problem. Hochwertige Siliziumtransistoren brauchen normalerweise Prozessschritte bei Temperaturen um 1.000 Grad Celsius. Solche Temperaturen würden die Metallverdrahtung der bereits fertigen unteren Ebene ruinieren. In der Branche gilt deshalb für zusätzliche Ebenen grob ein Temperaturbudget von höchstens 400 Grad Celsius. Genau diese Grenze hat viele bisherige Ansätze ausgebremst.

Was die Forschenden konkret gebaut haben

Die Illinois-Gruppe bleibt beim industriell etablierten Material Silizium, weicht aber beim Aufbau aus. Sie nutzt ultradünne einkristalline Silizium-Nanomembranen mit höchstens rund zehn Nanometern Dicke, die von einem Donorwafer abgelöst und per Roll-Transfer auf eine bereits strukturierte Zieloberfläche gebracht werden. Laut Studie bleibt der eigentliche Bonding-Schritt dabei bei höchstens 200 Grad Celsius und damit klar unter dem kritischen Grenzwert. Auf dieser Basis konnten die Forschenden mehrere Transistorebenen nacheinander auf demselben Ausgangssubstrat aufbauen.

Ein zweiter Kniff betrifft die Transistorgeometrie. Statt auf klassische, nachträglich differenziert dotierte Bauteile zu setzen, verwenden sie sogenannte junctionless transistors. Dabei wird das Silizium schon vor dem Stapeln gleichmäßig stark dotiert. Weil die Membranen extrem dünn sind, kann das Gate den Kanal dennoch ausreichend kontrollieren. Zugleich sinkt der parasitäre Kontaktwiderstand. In der Nature-Arbeit berichten die Autorinnen und Autoren über Stromdichten von mehr als 650 Mikroampere pro Mikrometer, über eine Ausrichtung zwischen Ebenen unter zehn Nanometern und über Logikgatter sowie SRAM-Zellen aus bis zu drei übereinanderliegenden Ebenen.

Die begleitende Primärmeldung nennt außerdem einen praktischen Befund, der in akademischen Durchbruchstexten oft fehlt: die Ausbeute. Die Arbeitsgruppe gibt für ihre Demonstratoren 98 bis 100 Prozent Geräteausbeute an und berichtet für die gezeigten Dreifachstapel von je 625 Transistoren pro Ebene. Das ist noch keine Massenproduktion im Stil eines Spitzenprozessors. Aber es ist genug, um zu zeigen, dass hier nicht bloß ein einzelnes spektakuläres Laborbauteil vorgeführt wurde, sondern ein reproduzierbarer Fertigungsweg mit echtem Integrationsanspruch.

Warum das technologisch relevant ist

Das Interessante an dieser Studie ist nicht, dass nun plötzlich jedes Rechenzentrum dreistöckige Siliziumtürme bestellen kann. Relevant ist vielmehr, dass der Ansatz ein zentrales Dilemma der Chipindustrie entschärft. Seit Jahren steigt der Aufwand, Transistoren auf klassischem Weg immer kleiner zu machen, schneller als der Gewinn daraus. Gleichzeitig wachsen AI-Beschleuniger, Speicherhierarchien und Datenpfade so stark, dass interne Kommunikation zum Flaschenhals wird. Monolithische 3D-Integration verspricht hier gleich zwei Vorteile: mehr Funktion pro Grundfläche und kürzere Verbindungswege zwischen Schichten.

Gerade für SRAM, also den schnellen, aber flächenhungrigen Arbeitsspeicher direkt auf Prozessoren, ist das relevant. In der Primärmeldung nutzt Qing Cao das Bild des Hochhauses statt der Vorstadt. Technisch heißt das: Funktionen, die heute nebeneinander Platz beanspruchen, könnten in Zukunft vertikal verteilt werden. Das spart nicht automatisch Energie, aber es kann Leitungslängen und damit Kapazitäten, Latenzen und Kommunikationsverluste reduzieren. Für KI-Hardware, bei der Datenbewegung oft teurer ist als das Rechnen selbst, wäre das mehr als ein hübscher Fertigungstrick.

Wie belastbar der Befund ist und wo seine Grenze liegt

Die Studie ist eine peer-reviewte Experimentalarbeit in einem Spitzenjournal und damit deutlich belastbarer als reine Konzeptgrafiken oder Konferenzteaser. Ihre größte Stärke liegt darin, dass sie mehrere Engpässe gleichzeitig adressiert: Materialqualität, Temperaturbudget, Ausrichtung zwischen Ebenen, elektrische Leistung und einfache Schaltkreise. Viele frühere 3D-Ansätze konnten entweder im oberen Tier nur deutlich schwächere Materialien einsetzen oder blieben bei der Integrationsdichte und Zuverlässigkeit hinter dem unteren Siliziumtier zurück. Genau diesen Abstand will die Arbeit schließen. Dass sie dafür beim industriell dominanten Silizium bleibt, erhöht die Relevanz zusätzlich.

Die wichtigste Grenze liegt aber ebenso klar auf dem Tisch. Die Forschenden zeigen keine komplexen Prozessorblöcke, keine langlebig qualifizierten Industriebauteile und keine Serienfertigung in einer Foundry. Auch drei Ebenen mit je 625 Transistoren sind noch weit von dem entfernt, was in kommerziellen Spitzenchips nötig wäre. Erlaubt ist daher ein klarer, aber begrenzter Schluss: Die Arbeit demonstriert plausibel, dass monolithisch gestapelte Siliziumtransistoren unter engem thermischem Budget technisch machbar und leistungsfähig sein können. Überzogen wäre die Behauptung, Moore's Law sei damit praktisch gerettet oder eine industrielle Umstellung stehe unmittelbar bevor.

Was man aus diesem Ergebnis ableiten darf

Wer diese Studie vorsichtig liest, sollte sie weder als Science-Fiction noch als fertige Produktankündigung verstehen. Sie markiert einen Zwischenschritt, aber einen ungewöhnlich wichtigen. In der Halbleiterforschung gibt es viele Arbeiten, die schöne Materialeigenschaften zeigen und dann an der Integration scheitern. Hier ist es umgekehrt: Die eigentliche Pointe ist nicht ein exotischer Stoff, sondern ein Fertigungsweg, der sich an realen Industriezwängen orientiert. Das Temperaturbudget, die Schichtausrichtung und die Ausbeute sind keine Nebendetails, sondern die eigentliche Nachricht.

Genau deshalb passt das Thema in die Technologierubrik. Es zeigt exemplarisch, dass Fortschritt in der Mikroelektronik heute weniger aus einer einzigen magischen Erfindung entsteht als aus dem mühseligen Umbau ganzer Herstellungslogiken. Chips werden in den nächsten Jahren wahrscheinlich nicht deshalb besser, weil ein Wunderwerkstoff plötzlich alles ablöst. Eher werden sie besser, weil Silizium intelligenter organisiert wird. Wenn diese Arbeit Bestand hat und der angekündigte Transfer in eine Foundry gelingt, könnte die Zukunft des Chips tatsächlich weniger flacher, sondern höher aussehen.